Design Verification/
(System Verilog 및 UVM 경험 우대)
- 반도체 대기업

그레이스앤파트너스 주식회사는 2016년에 설립된 회사로 자본금 1억원 규모의 중소기업입니다. 서울 강남구 선릉로 513 (역삼동, APEXTOWER)에 위치하고 있으며, 경영컨설팅, 전직지원(재취업) 서비스, 커리어컨설팅, 헤드헌팅 서비스사업을 하고 있습니다.

포지션 및 자격요건

Design Verification
( 1명 )


담당업무

ㆍUVM(Universal Verification Methodology) 을 활용한 Digital IP 설계 검증

ㆍSystemVerilog 을 활용한 Assertion based Verification /Coverage Based

    Verification

ㆍDisplay Driver IC / Gate Driver IC / VR / TCON 제품군에 대한 설계 검증

ㆍReal Number Modeling 을 통한 AMS 검증


자격요건

ㆍ학력: 4년 학사 이상 

ㆍ전공: 전자/전기,기계 

ㆍ경력: 학사 5년 이상, 석사 3년 이상


우대사항

ㆍSystem Verilog 및 UVM(Universal Verification Methodology) 사용 경험자

ㆍC 또는 Python Language 활용 우수자

ㆍeDP , MIPI_DSI Protocol 업무 경험자

ㆍ영어 능통자


기타사항

ㆍ채용구분: 정규직
ㆍ근무지: 서울 강남 본사

ㆍ연봉: 매우 흡족하게 협의/ 역량 우수 하신분만

ㆍ문의: 010-7565-8488/ lhy@gracenpartners.com


전형절차

ㆍ서류전형 > 1차면접 > 2차면접 > 임원면접 > 최종합격

ㆍ면접일정은 추후 통보됩니다.


유의사항

ㆍ허위사실이 발견될 경우 채용이 취소될 수 있습니다.