RTL 설계 엔지니어 (ASIC/SOC/RTL/Verilog)  

소테리아는 AI 기반 지능형 대응 솔류션을 제공하는 전문 소프트웨어 업체입니다.
인공지능 프로세서, 인공지능 시스템에 특화되어 있으며, 반도체 칩과 시스템 소프트웨어를 설계하며, 미국 조지아공대에서 인큐베이팅되어, 협업 시스템을 구축하고, 유럽 및 북미 지역 Global Blockchain 기업들과 공동개발 추진중입니다.   Fabless, chipless, DSP 제조업체와 기업이 필요로 하는 시스템 반도체를 전문으로 설계하며,  시스템과 커넥티드 IT 서비스, 보안 분야 까지 디지털 인공지능 하드웨어의 다양한 가치를 제공합니다.

      

㈜소테리아는 2014년 미국 조지아공대 전기컴퓨터공학부 김종만 교수 (서울대학사펜실베니아주립대 박사팀에 의해하드웨어 기반 AI 보안 스타트업으로 미국에 설립되었으며, 2018 1월 국내 법인을 설립해 한국 시장에 진출했다 (현재 한국이 본사로 지정). 현재 국내외 핵심 범용 특허 2개를 비롯해 특허 출원 3예정 3개 등 보유기술 특허를 통한 지적재산권 확보에 공을 들이고 있다또한 ㈜소테리아는 원천기술의 잠재력을 인정받아 작년 11월 중소벤처기업부의 팁스프로그램에 이어 2019 4 19일 신용보증기금으로부터 스타트업 창업기업 중 최고인 퍼스트펭귄형 창업기업으로 선정되었다.

포지션 및 자격요건

RTL설계 엔지니어
( 1명 )

담당업무

ㆍ고성능 시스템 반도체 ISoC 및 디지털 설계를 통한 IP 개발 및 설계사양결정 및 아키텍처 개발
ㆍLow-latency and high-performance 에이직 인터페어스 컨트롤 디지털 회로 설계 및 검증
ㆍRTL 기반 디지털 회로 설계 및 검증
ㆍCMOS deep-submicron (28nm - 180nm 다양한 공정)을 이용한 칩 제작경험자 우대
ㆍPerfomance Profiling, Power Estimation
 


자격요건

ㆍ학력 : 학력무관

ㆍ경력 : 경력3년↑


우대사항

컨트롤러 관련 RTL, 디지털 SoC 검증 방법론에 대한 이해도가 높을 시 우대
ㆍRTL 논리회로 설계 지식 보유자 (Verilog, SystemVerilog, Vivado)
ㆍ칩 설계 및 설계 방법론에 대한 이해도가 높을 시 우대
ㆍC, C++ 등 프로그래밍 언어에 대한 이해도가 높을 시 우대
ㆍ해당직무 근무경험 우대
ㆍ Synthesize (P&R floor planning, latency optimization), back-end SoC layout
에 대한 기본 이해가 있을 시 우대
 



 >  연봉 : 대기업 처우 


[추가사항]

 2회 재택근무 실시 (월, 목있습니다근무 유연제 협의하면 가능합니다

마일스톤 달성시 고정 지급   성능 매출실적에 따른 변동 성과 PS , 실리콘벨리 법인 연수

또는 파견  , 교통비통신비식대문화생활비 지급 하고 있습니다.


판교, 여의도 사무실 근무 가능 



전형절차

ㆍ서류전형 > 1차면접 > 최종합격

ㆍ면접일정은 추후 통보됩니다.


유의사항

ㆍ허위사실이 발견될 경우 채용이 취소될 수 있습니다.