담당업무

ㆍASIC 및 IP Layout 설계

    - Physical Implementation( STA, Signoff, ECO 등 )

    - SoC 및 각 Component의 Floor-planning 구현

    - SoC 및 각 Component의 Layout 설계 및 최적화

    - Layout 결과물에 Timing, Power 특성 및 Design-rule 검증 및 개선

자격요건

ㆍKnowledge 관련

    - Physical Implementation 관련 경험

    - Physical Design 관련 경험

    - STA, Floor-planning, Layout 관련 EDA Tool 경험 및 이해 보유

    - SoC 수준 Timing, Power 검증 및 Desing rule check 프로세스 경험 및 이해 보유

    - 상용 SoC 제조 및 상품화 개발 경험 보유

ㆍSkill 관련

    - tcl, make 및 python tool 사용

    - Floor-planning, Layout 관련 EDA Tool 및 전용 Script Language 작성 능력

    - SoC HW 개발 Flow 이해 및 협업 도구 사용 능력

우대사항

ㆍ전공 관련

    - 전자공학 혹은 관련 분야 석사/박사 학위 보유자

ㆍKnowledge 관련

    - Synthesis/Timing Signoff 지식 보유

    - SDC/UPF/EQ/VCLP 지식 보유

    - EDA(DC-Compiler/PrimeTime/Fusion-Compiler tool) 관련 지식 보유

    - Digital SoC Floor-planning 및 Layout 개발/검증 경험 3년 이상

    - 상용 SoC 개발/검증/최적화 전 단계 경험자