○ 자격요건
ㆍ경력 : 경력 3년 이상 또는 석사 이상 학위보유자
ㆍ직급 : 선임 ~ 책임연구원
ㆍ학력 : 대졸(4년제) 이상 (전기·전자/반도체 공학 전공)
○ 담당업무ㆍSoC, ASIC 설계 & 검증
○ 필수요건 ㆍHDL(Verilog, System Verilog) 기반 모델링 및 검증 경험자 ㆍTool : Cadence, Synopsys EDA tool (NCverilog, VCS, Modelsim 등) 활용 가능자
○ 우대사항 ㆍSoC, ASIC 설계 경험자
ㆍHDL(Verilog, System-verilog) 기반 검증 모델 제작 경험자 ㆍ합성 가능한 Digital 회로 설계 경험자 ㆍDigital Synthesis & Place-and-Route Tool 사용 경험자 ㆍ Python, tcl, C++ 등 script 제작 스킬 보유자 ㆍ전문연구요원 지원자(병역특례)
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근무조건 ㆍ근무형태 : 정규직(수습기간)-3개월 ㆍ근무일시 : 주 5일(월~금) 09:00~18:00 ㆍ근무 지역: 경기 수원시 영통구 대학4로 9, 504호
신분당선 광교역에서 300m 이내
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전형절차 ㆍ서류전형 > 1차면접 > 2차면접 > 최종합격 ㆍ접수방법 : 잡코리아 입사지원 ㆍ이력서양식 : 잡코리아 온라인 이력서
ㆍ제출서류 : 이력서 / 자기소개서 / 경력기술서 or 포토폴리오(필수)
유의사항 ㆍ입사지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다. |
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ㆍ1차 서류 전형 합격자에 한하여 개별통보. |